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Цифровой компаратор 8b.circ
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<project source="3.3.0" version="1.0">
This file is intended to be loaded by Logisim-evolution (https://github.com/reds-heig/logisim-evolution).
<lib desc="#Wiring" name="0">
<tool name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool name="Probe">
<a name="appearance" val="NewPins"/>
</tool>
</lib>
<lib desc="#Gates" name="1">
<tool name="PLA">
<a name="table" val=""/>
</tool>
</lib>
<lib desc="#Plexers" name="2">
<tool name="Multiplexer">
<a name="enable" val="false"/>
</tool>
<tool name="Demultiplexer">
<a name="enable" val="false"/>
</tool>
</lib>
<lib desc="#Arithmetic" name="3"/>
<lib desc="#Memory" name="4">
<tool name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="T Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="J-K Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="S-R Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Counter">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Shift Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="Random">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="RAM">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool name="ROM">
<a name="appearance" val="logisim_evolution"/>
<a name="contents">addr/data: 8 8
0
</a>
</tool>
</lib>
<lib desc="#I/O" name="5"/>
<lib desc="#TTL" name="6"/>
<lib desc="#TCL" name="7">
<tool name="TclGeneric">
<a name="content">library ieee;
use ieee.std_logic_1164.all;
entity TCL_Generic is
port(
--Insert input ports below
horloge_i : in std_logic; -- input bit example
val_i : in std_logic_vector(3 downto 0); -- input vector example
--Insert output ports below
max_o : out std_logic; -- output bit example
cpt_o : out std_logic_Vector(3 downto 0) -- output vector example
);
end TCL_Generic;
</a>
</tool>
</lib>
<lib desc="#Base" name="8">
<tool name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
</lib>
<lib desc="#BFH-Praktika" name="9"/>
<lib desc="#Input/Output-Extra" name="10"/>
<lib desc="#Soc" name="11">
<tool name="Rv32im">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="Nios2">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocBus">
<a name="SocBusIdentifier" val="0x00000170A09D506737505f99"/>
</tool>
<tool name="Socmem">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocPio">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocVga">
<a name="SocBusSelection" val=""/>
</tool>
<tool name="SocJtagUart">
<a name="SocBusSelection" val=""/>
</tool>
</lib>
<main name="main"/>
<options>
<a name="gateUndefined" val="ignore"/>
<a name="simlimit" val="1000"/>
<a name="simrand" val="0"/>
</options>
<mappings>
<tool lib="8" map="Button2" name="Menu Tool"/>
<tool lib="8" map="Button3" name="Menu Tool"/>
<tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
</mappings>
<toolbar>
<tool lib="8" name="Poke Tool"/>
<tool lib="8" name="Edit Tool"/>
<tool lib="8" name="Wiring Tool"/>
<tool lib="8" name="Text Tool">
<a name="font" val="SansSerif plain 12"/>
<a name="halign" val="center"/>
<a name="text" val=""/>
<a name="valign" val="base"/>
</tool>
<sep/>
<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
</tool>
<tool lib="0" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="output" val="true"/>
</tool>
<sep/>
<tool lib="1" name="NOT Gate"/>
<tool lib="1" name="AND Gate"/>
<tool lib="1" name="OR Gate"/>
<tool lib="1" name="XOR Gate"/>
<tool lib="1" name="NAND Gate"/>
<tool lib="1" name="NOR Gate"/>
<sep/>
<tool lib="4" name="D Flip-Flop">
<a name="appearance" val="logisim_evolution"/>
</tool>
<tool lib="4" name="Register">
<a name="appearance" val="logisim_evolution"/>
</tool>
</toolbar>
<circuit name="main">
<a name="appearance" val="custom"/>
<a name="circuit" val="main"/>
<a name="circuitnamedboxfixedsize" val="true"/>
<a name="circuitvhdlpath" val=""/>
<a name="clabel" val=""/>
<a name="clabelfont" val="SansSerif bold 16"/>
<a name="clabelup" val="east"/>
<comp lib="0" loc="(240,100)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="A"/>
<a name="radix" val="10signed"/>
<a name="width" val="8"/>
</comp>
<comp lib="0" loc="(240,210)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="label" val="B"/>
<a name="radix" val="10signed"/>
<a name="width" val="8"/>
</comp>
<comp lib="0" loc="(290,300)" name="Constant">
<a name="facing" val="north"/>
<a name="value" val="0x7"/>
<a name="width" val="3"/>
</comp>
<comp lib="0" loc="(350,270)" name="Constant">
<a name="facing" val="north"/>
<a name="value" val="0x7"/>
<a name="width" val="3"/>
</comp>
<comp lib="0" loc="(360,180)" name="Splitter">
<a name="fanout" val="8"/>
<a name="incoming" val="8"/>
</comp>
<comp lib="0" loc="(360,70)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="output" val="true"/>
<a name="radix" val="10signed"/>
<a name="width" val="8"/>
</comp>
<comp lib="0" loc="(610,230)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="less"/>
<a name="output" val="true"/>
</comp>
<comp lib="0" loc="(740,140)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="equal"/>
<a name="output" val="true"/>
</comp>
<comp lib="0" loc="(780,190)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="less_eq"/>
<a name="output" val="true"/>
</comp>
<comp lib="0" loc="(790,260)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="more"/>
<a name="output" val="true"/>
</comp>
<comp lib="0" loc="(970,170)" name="Pin">
<a name="appearance" val="NewPins"/>
<a name="facing" val="west"/>
<a name="label" val="more_eq"/>
<a name="output" val="true"/>
</comp>
<comp lib="1" loc="(350,370)" name="XOR Gate">
<a name="facing" val="south"/>
</comp>
<comp lib="1" loc="(450,230)" name="NOT Gate"/>
<comp lib="1" loc="(500,140)" name="OR Gate">
<a name="inputs" val="8"/>
</comp>
<comp lib="1" loc="(500,220)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(520,430)" name="AND Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(580,230)" name="OR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(590,140)" name="NOT Gate"/>
<comp lib="1" loc="(640,270)" name="NOT Gate"/>
<comp lib="1" loc="(750,260)" name="XOR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(770,190)" name="OR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="1" loc="(970,170)" name="OR Gate">
<a name="size" val="30"/>
</comp>
<comp lib="2" loc="(300,270)" name="BitSelector"/>
<comp lib="2" loc="(360,240)" name="BitSelector"/>
<comp loc="(320,160)" name="full_sub"/>
<wire from="(240,100)" to="(280,100)"/>
<wire from="(240,210)" to="(250,210)"/>
<wire from="(250,210)" to="(250,270)"/>
<wire from="(250,210)" to="(300,210)"/>
<wire from="(250,270)" to="(270,270)"/>
<wire from="(280,100)" to="(280,240)"/>
<wire from="(280,100)" to="(300,100)"/>
<wire from="(280,240)" to="(330,240)"/>
<wire from="(290,280)" to="(290,300)"/>
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