[DO NOT MERGE] Bitwuzla inconsistencies across platforms bug

integration_tests/lakeroad/addmulor_3_stage_unsigneds_9_bit.v

@@ -1,7 +1,7 @@
 // It's unclear why this test fails; see #289.
 //
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/bsg_mul_add_unsigned/bsg_mul_add_unsigned_13bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/combinational_multiplier_xilinx.v

@@ -1,5 +1,5 @@
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver yices \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/intel_cyclone10lp_mul_0_stage_unsigned_18_bit.v

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver yices \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture intel-cyclone10lp \
 // RUN:  --template dsp \

integration_tests/lakeroad/intel_cyclone10lp_mul_1_stage_unsigned_18_bit.v

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture intel-cyclone10lp \
 // RUN:  --template dsp \

integration_tests/lakeroad/intel_cyclone10lp_mul_2_stage_unsigned_18_bit.v

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture intel-cyclone10lp \
 // RUN:  --template dsp \

integration_tests/lakeroad/lattice_mult_2_stage_signed_8_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture lattice-ecp5 \
 // RUN:  --template dsp \

integration_tests/lakeroad/one_stage_add_mul_add_signed_18_bit_xilinx.sv

@@ -1,5 +1,5 @@
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/three_stage_mul_and_lattice.v

@@ -1,5 +1,5 @@
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture lattice-ecp5 \
 // RUN:  --template dsp \

integration_tests/lakeroad/two_stage_multiplier_xilinx.v

@@ -1,5 +1,5 @@
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx-7-series/7_series_addmulsub_1_stage_unsigned_17_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-7-series \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx-7-series/7_series_muladd_1_stage_unsigned_14_bit.sv

@@ -1,5 +1,5 @@
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-7-series \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx-7-series/7_series_mult_0_stage_signed_12_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-7-series \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx-7-series/7_series_submulsub_1_stage_signed_18_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-7-series \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx-7-series/7_series_submulsub_2_stage_unsigned_18_bit.sv

@@ -1,5 +1,5 @@
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-7-series \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_addmuladd_2_stage_unsigned_18_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_addmulsub_3_stage_unsigned_18_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_muladd_0_stage_unsigned_13_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_muladd_3_stage_signed_18_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_mulsub_1_stage_unsigned_14_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_mult_1_stage_signed_11_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_mult_1_stage_signed_9_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_mult_1_stage_unsigned_11_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver stp \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_preaddmul_1_stage_signed_18_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_preaddmul_3_stage_signed_18_bit.sv

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: (racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \

integration_tests/lakeroad/xilinx_ultrascale_plus_mac_with_internal_shift.v

@@ -1,6 +1,6 @@
 // RUN: outfile=$(mktemp)
 // RUN: racket $LAKEROAD_DIR/bin/main.rkt \
-// RUN:  --solver cvc5 \
+// RUN:  --solver bitwuzla \
 // RUN:  --verilog-module-filepath %s \
 // RUN:  --architecture xilinx-ultrascale-plus \
 // RUN:  --template dsp \