UCAS-Digital_Circuits-Final work

Introduction

Verilog files for group sharing.

Developing Logs

• 2023.11.23 建库，拿到开发板，添加模板文件top.sv

• 2023.11.24 协作邀请完毕

• 2023.12.7 完成了总体布局与任务分发第一步，研究了SRAM片上内存，对库文件做了细化：

  • 总体布局与任务分发：
    1. Edgedetect.v-刘镇豪
    2. KillShake.v-刘镇豪
    3. FIFO.v-吴尚哲
    4. LED_display.v-吴尚哲
    5. 20bTo6dDecoder.v规划中
  • SRAM片上内存
    1. 完成了.xdc管脚协议的补充（后证实不需要）
    2. 研究了SRAM的结构与原理
  • 库文件细化
    1. 建立了参考文献集Reference.txt
    2. 建立了重要信息共享文档ShareLog.md
    3. 建立了样本数据集datadic.txt
    4. 整理了库文件结构

• 2023.12.9

  • 关于AX7035开发板，找到了一份完备的教程。

  • 关于DDR3：

    1. 建立了ddr3的功能及驱动模块。
    2. 建立了mem_burst.v的读写模块，但是还未来得及分析。

  • 关于.xdc文件

    1. 恢复了原.xdc样式，并对修改做了备份。

  • 关于top.sv

    1. 仿照样例撰写了led7seg_decode.v，本质为0-9二进制数到8端数码管数据译码器。

    2. 写了一些注释：其中下面一段代码存疑。

       genvar i;
       generate for(i=0; i<6; i=i+1) begin
       led7seg_decode d(cnt[i*4 +: 4], 1'b1, seg[i*8 +: 8]);//+是做什么的？
       end
       endgenerate

  • 关于组员：

    1. FIFO.v已完成
    2. LED_display.v已完成
  3. Edgedetect.v已完成
  4. KillShake.v已完成

• 2023.12.17

  • 关于top.sv
    1. 实现了防抖电路和脉冲输出的测试
    2. 撰写了指示灯显示与状态切换代码（目前还有问题，待测试）

• 2023.12.18

  • 关于top.sv
    1. 实现了按键与LED灯对应的代码与测试（by 刘镇豪）
    2. 探索了欧式筛法的可能性并暂时决定搁置，改算法为埃氏筛法，初步完成了埃氏筛法的代码实现，未测试
  • 总体任务分发
    1. binary_20b_to_bcd_6d.v-吴尚哲
    2. Count_to_one_second.v-刘镇豪
  • 关于组员完成情况
    1. Count_to_one_second.v已完成，未测试

• 2023.12.23

  • 关于top.sv
    1. 实现了八段数码管显示的代码编写及测试（10进制）
    2. 实现了一秒计时器的整合与编写
    3. 实现了埃氏筛法（算法层面），但是其对于内存地址的调用目前仍然存在问题。
  • 关于组员
    1. binary_20b_to_bcd_6d.v已完成，已测试
    2. Count_to_one_second.v已测试

• 2023.12.24

  • 关于top.sv
    1. 实现了埃氏筛法，最快输出达到1s之内完成

• 2023.12.25

  • 关于top.sv
    1. 实现了最快输出的递增和递减功能按钮对应，但是对于1s输出的复位目前仍存在问题
  • 关于组员
    1. 布置了实验报告撰写的相关任务

• 2023.12.26

  • 关于top.sv
    1. 实现了实验要求的所有功能
    2. 美化了整体代码布局
  • 关于库文件
    1. 将所有模块分装为.v文件存储在src文件夹下
    2. 将未用到的代码及内容存储在misc/Unused文件夹下

• 2023.12.26

  • 关于实验报告
    1. 完成了实验报告的撰写
  • 关于算法性能
    • 通过统计时钟周期数估计了算法性能