ITA - Questa repository contiene il codice sorgente ed alcuni testbench utilizzati per la "Prova Finale di Reti Logiche", uno dei tre porgetti richiesti per conseguire la Laurea Triennale in Ingegneria Informatica al Politecnico di Milano. L'obiettivo del progetto è di descrivere, utilizzando il linguaggio VHDL, un componente elettronico in grado di comunicare con una memoria e fornire in output il valore fornito da questa.
EN - This repository contains the source and some testbenches used for the "Prova Finale di Reti Logiche", one of the three required projects for the bachelor's degree in Computer Science Engineering at Politecnico di Milano. This porject's goal is to describe, using VHDL language, an electronic component able to communicate with a memory and produce in output the value given by it.
Teacher: William Fornaciari
Final mark: 30L/30